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elec_clock_if
- VHDL 最简单数字电子时钟程序（一个process），无时间设置，闹钟等功能。-VHDL simple digital electronic clock program (ONLY a process). NO the time setting, alarm clock function.
pmuxxplusii-vr
- 用VHDL开发的数字时时钟，可变宽度脉冲产生器 -VHDL development of digital clock, variable-width pulse generator
Usegg7_11s
- 用VHDL描述一个让6个数码管同时显示出来的控制器，同时显示出来0、1、2、3、4、5这6个不不同的数字图形到6个数码管上，输入时钟调节频率，使的能够观察到稳定显示出来的6个数字。可异步复位 -With VHDL descr iption of a let six digital tube display controller, 0,1,2,3,4,5 six different digital graphics displayed to six digital tube, adjust t
clock
- 用vhdl写的数字电子时钟，能够定闹钟，定点报时，调时，用Quartus II 7.2 (32-Bit)写的，压缩文件，里面有源程序，仿真文件等（就是所建的工程）-Digital electronic clock vhdl write, to set the alarm clock, designated chime tune, written using Quartus II 7.2 (32-Bit), compressed files, source code and simulation
multiclock
- 以VHDL为基础的多功能数字钟的实现功能程序，包括时钟，闹钟，计数等功能。-In VHDL-based implementation of multi-function digital clock procedures, including clock, alarm clock, counting and other functions.
Example23
- 设计一款多功能数字秒表的VHDL小程序，产生100Hz时钟的分频计数器-Design a multi-function digital stopwatch VHDL applet, generate 100Hz clock divider counter
shuzipinlvji
- 1.用VHDL完成12位十进制数字频率计的设计及仿真。 2.频率测量范围：1Hz～10KHz，分成两个频段，即1～999Hz，1KHz～10KHz，用三位数码管显示测量频率，用LED显示表示单位，如亮绿灯表示Hz，亮红灯表示KHz。 3.具有自动校验和测量两种功能，即能用标准时钟校验、测量精度。 4.具有超量程报警功能，在超出目前量程档的测量范围时，发出灯光和音响信号。 -1 completed 12 with VHDL design and simulation of d
clock
- VHDL语言写的电子时钟，该数字电子钟能够实现时、分、秒计时功能；校准时和分的功能；校准时间时秒清零的功能；整点报时的功能；-written in VHDL，clock，count second，minute and hour
shuzizhong
- 基于VHDL语言的数字钟，有元件例化，修改时钟功能 Quartus II平台-VHDL language based digital clock, there are component instantiation, modify clock function Quartus II platform
digital-frequency-meter
- 1.用VHDL完成12位十进制数字频率计的设计及仿真。 2.频率测量范围：1Hz∼ 10KHz，分成两个频段，即1∼ 999Hz，1KHz∼ 10KHz，用三位数码管显示测量频率，用LED显示表示单位，如亮绿灯表示Hz，亮红灯表示KHz。 3.具有自动校验和测量两种功能，即能用标准时钟校验、测量精度。 4.具有超量程报警功能，在超出目前量程档的测量范围时，发出灯光和音响信号。 -1. VHDL design and simulation comple
shizhong
- 这是用VHDL编写的数字逻辑时钟电路，实现计时和由23:59到00:00转换的功能，已经在FPGA中测试通过！-This is written in VHDL digital logic circuit。It can realize the function of timing and by 23:59 to 00:00 conversion, has been in the FPGA test through!
clock
- 用VHDL 语言设计数字钟，实现在数码管上显示分钟和秒，并且可以手动调节分钟， 实现分钟的增或者减。该设计包括以下几个部分： （1）分频电路的设计，产生1Hz 的时钟信号，作为秒计时脉冲； （2）手动调节电路，包括“时增”“时减”“分增”“分减”。 （3）时分秒计时电路。 （4）7 段数码管显示电路。 将 SW1 和SW2 初始状态均置为高电平。拨动开关SW1 到低，分钟进行加计数，秒停 止计数，当计数到59 时，从00 开始重新加计数，将SW1 拨动到高时，在当前状